Contexte

NXP Semiconductors est un des leaders mondiaux dans le développement et la fabrication de produits semiconducteurs et participe activement dans l’innovation des applications embarquées pour les marchés de l'automobile, des objets connectés, du grand public, de l'industriel et des communications.

L’équipe ACE (Advanced Chip Engineering), basée au sein de la technopole Azuréenne de Sophia Antipolis (Valbonne, France), participe à la conception de microprocesseurs i.MX de NXP. La famille des i.MX sont des processeurs applicatifs destinés pour du multimédia ou de l’affichage. Ces processeurs sont de haute performance à plusieurs cœurs contenant notamment des accélérateurs neuronaux et/ou de traitement vidéo. ACE a la charge du développement de l’architecture à la finalisation des tests pour la mise en production.

Le stage d’une durée de 6 mois, vous permettra d’intégrer l’équipe de Design For Test (DFT). Le rôle de DFT est l’un des rôles de conception ayant un champ d’action large, notamment depuis la définition d’une architecture de test, le processus d’écriture au niveau RTL, à la simulation du résultat de la synthèse physique et jusqu’au développement de tests pour la puce finale.

Vos missions

Le stage permettra au candidat de comprendre le processus complet de conception micro-électronique dans le cadre de l’activité d’un ingénieur DFT avec un focus du projet sur la simulation au niveau des portes logiques et sur le diagnostic de problème sur le silicium.

Le(a) stagiaire prendra en charge/réalisera une ou plusieurs des missions suivantes :

• Comprendre et mettre en œuvre le processus de conception micro-électronique complet

• Diagnostic de problèmes sur silicium, analyse et correction, mise en place d’un flow de diagnostic automatique.

• Amélioration du processus de simulation au niveau des portes logiques pour faire un lien entre la simulation et la génération de pattern.

• Mise en application de la solution sur une plateforme d’émulation

Ces activités se feront dans une équipe multiculturelle, et vous serez amené à échanger avec d’autres équipes à travers le monde (Chine, Inde, US, …). Et vous aurez le support et l’aide de plusieurs ingénieurs de l’équipe pour la réalisation de vos missions.

Votre profil

• Niveau d’études : Bac + 5, dernière année d’école d’ingénieur ou master 2 en micro-électronique

• Connaissances du processus de conception de circuits en micro-électronique

• Des connaissances de l’activité de Design For Test (DFT) est un plus.

• Un bon niveau d’anglais est exigé.

Context

NXP Semiconductors is a world leader in the development and manufacturing of semiconductor products and actively participates in the innovation of embedded applications for the automotive, connected objects, consumer, industrial and communications markets.

The ACE (Advanced Chip Engineering) team, based at the Azurean technology park of Sophia Antipolis (Valbonne, France), participates in the design of NXP i.MX microprocessors. The i.MX family are application processors intended for multimedia or display. These processors are high-performance, multi-core processors containing neural accelerators and/or video processing. ACE is responsible for developing the architecture to finalizing the tests for production.

The 6-month internship will allow you to join the Design For Test (DFT) team. The DFT role is one of the design roles with a broad scope, including from defining a test architecture, the writing process at the RTL level, to simulating the result of physical synthesis and up to developing tests for the final chip.

Your responsibilities

The internship will allow the candidate to understand the complete microelectronic design process as part of the activity of a DFT engineer with a project focused on simulation at the logic gate level and on diagnosis on silicon issues.

The intern will take charge of/carry out one or more of the following missions:

• Understand and going through the complete microelectronic design process.

• Diagnosis of issues on silicon, analysis and correction, setting up an automatic diagnostic flow.

• Improvement of the simulation process at the logic gate level to make a link between simulation and pattern generation.

• Solution implementation on emulation platform to check efficiency

These activities will be in a multicultural team, and you may need to exchange with other teams around the world (China, India, US, etc.). And you will have the support and help of several engineers from the team to carry out your missions.

Your profile

• Level of studies: Bac + 5, final year of engineering school or master 2 in microelectronics

• Knowledge of the circuit design process in microelectronics

• Knowledge of the Design For Test (DFT) activity is a plus.

• A good level of English is required.

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